SK Hynix et SanDisk lancent le standard High Bandwidth Flash

FMS 2026 : la mémoire flash franchit le cap de la haute bande passante

Le Flash Memory Summit (FMS) 2026, tenu du 4 au 6 août à Santa Clara en Californie, a accueilli l'une des annonces hardware les plus significatives de l'année : la publication par SK Hynix et SanDisk de la première spécification technique officielle pour la mémoire High Bandwidth Flash (HBF), diffusée via l'Open Compute Project (OCP). Cette publication marque le passage d'un concept de recherche à un standard industriel ouvert, ouvrant la voie à une adoption multi-vendeurs.

Le HBF répond à un problème fondamental dans l'architecture des systèmes d'IA modernes : le déséquilibre croissant entre la puissance de calcul des accélérateurs et la capacité des solutions mémoire à les alimenter en données. La mémoire HBM (High Bandwidth Memory), actuellement la solution de référence pour les GPU haute performance (NVIDIA H100, H200, B200), offre une bande passante exceptionnelle mais souffre de limites de capacité inhérentes à sa conception en die stack de DRAM. Les SSD NVMe, à l'opposé, peuvent stocker des téraoctets de données mais opèrent à des latences sans commune mesure avec les besoins des kernels d'inférence.

Le HBF s'intercale précisément entre ces deux extrêmes. En s'appuyant sur des piles de puces NAND (8-high et 16-high die stacks) au lieu de DRAM, il atteint des capacités jusqu'à 512 Go par module — soit un ordre de grandeur au-dessus du HBM — tout en offrant une bande passante que les SSD conventionnels ne peuvent pas approcher. La spécification OCP définit trois grades de performance : le grade inférieur se situe autour de 0,4 To/s, le grade intermédiaire dépasse 1,0 To/s, et le grade supérieur atteint 3,0 To/s. Ces niveaux couvrent un spectre large, permettant aux concepteurs de systèmes d'optimiser le rapport coût/performance selon leur cas d'usage spécifique.

L'interface d'interconnexion choisie pour le HBF est UCIe (Universal Chiplet Interconnect Express), le standard ouvert soutenu par AMD, Intel, ARM, TSMC, Samsung et d'autres acteurs majeurs. Ce choix est stratégiquement important : UCIe permet à des chiplets de différents fabricants et de différents nœuds de process de s'assembler dans un package multi-die, ouvrant la voie à une intégration HBF directe dans les futurs packages d'accélérateurs IA sans nécessiter une refonte complète de la topologie mémoire. La spec couvre l'interface système complète, les caractéristiques électriques, les guidelines de packaging, les exigences de fiabilité et un guide logiciel pour les opérations de lecture/écriture.

Du côté de SK Hynix, cette annonce s'inscrit dans une stratégie de diversification au-delà du HBM, marché sur lequel le groupe coréen détient déjà une position de premier plan (fournisseur exclusif de la mémoire HBM3E pour le NVIDIA H200 et le Blackwell B200). SanDisk, ancienne division de Western Digital devenu entité indépendante, apporte son expertise sur la technologie NAND et les contrôleurs flash. La collaboration des deux entreprises sur une spécification commune signale une volonté de construire un écosystème ouvert plutôt que de développer des solutions propriétaires incompatibles.

La spécification décrit en détail l'interface xPU-HBF, c'est-à-dire la logique de communication entre un processeur hôte (xPU) et le module HBF. Elle intègre des mécanismes de gestion d'erreur avancés, des protocoles de cache cohérence adaptés aux workloads d'IA (notamment les accès en streaming de grandes matrices de poids de modèles), et des modes de fonctionnement optimisés pour l'inférence de grands modèles de langage (LLM). Les ingénieurs d'écosystème peuvent d'ores et déjà s'appuyer sur ce document pour commencer la conception de contrôleurs compatibles.

Les premiers prototypes de modules HBF avaient été présentés en marge du Hot Chips 2025 par SK Hynix, et les données de performance mesurées en laboratoire avaient suscité un intérêt notable de la communauté académique et industrielle. La publication d'une spec OCP constitue l'étape suivante indispensable : sans standard ouvert, le HBF risquait de rester une curiosité de laboratoire ou de fragmenter le marché entre des implémentations propriétaires incompatibles. L'OCP, dont font partie les hyperscalers majeurs (Meta, Microsoft, Google, Apple), offre une crédibilité et une surface d'adoption immédiate.

Les cas d'usage visés en priorité sont l'inférence de LLM à grande échelle, où le goulot d'étranglement dominant est souvent la bande passante mémoire pour charger les poids du modèle entre les forward passes, et le fine-tuning distribué, où la capacité mémoire est critique pour maintenir les gradients et les états d'optimiseur. Des applications secondaires incluent les bases de données vectorielles embarquées dans les accélérateurs et les systèmes de cache intelligent pour les pipelines de données ML.

Une rupture architecturale qui redessine la hiérarchie mémoire de l'IA

L'émergence du HBF comme standard soulève des questions profondes sur l'évolution de l'architecture mémoire des systèmes d'IA dans les prochaines années. Depuis le début de la décennie, la demande en mémoire pour les modèles d'IA a suivi une trajectoire exponentielle : GPT-3 (175 milliards de paramètres) requérait environ 350 Go en précision FP16, quand les modèles multimodaux de nouvelle génération dépassent régulièrement les milliers de milliards de paramètres. Cette croissance rend le HBM seul insuffisant pour les déploiements de très grande taille.

L'industrie a jusqu'ici répondu par deux approches : l'agrégation de nombreux GPU avec leurs HBM via du fabric NVLink ou InfiniBand (approche scale-out), et l'intégration de SSD NVMe comme extension de mémoire via des frameworks comme NVIDIA's GDR Copy ou les solutions de disaggregated memory. Le HBF offre une troisième voie : une mémoire de haute capacité qui reste dans le package ou à proximité immédiate du processeur, sans la latence pénalisante des protocoles d'accès SSD.

Pour les hyperscalers qui construisent des pods de milliers d'accélérateurs pour l'inférence IA, les implications financières sont considérables. Aujourd'hui, maintenir des modèles de 100 à 400 milliards de paramètres en production nécessite de les distribuer sur des dizaines de GPU, avec les coûts en interconnects et en consommation énergétique associés. Le HBF, en augmentant drastiquement la capacité mémoire disponible par nœud de calcul, pourrait réduire le nombre de GPU nécessaires pour des modèles de taille intermédiaire.

La mise sur le marché des premiers produits commerciaux basés sur cette spécification est attendue pour 2027, selon les déclarations des deux partenaires à FMS 2026. D'ici là, d'autres acteurs NAND — Micron, Kioxia/Western Digital — devront décider s'ils rejoignent l'écosystème OCP HBF ou développent leurs propres alternatives. La publication d'une spec ouverte par deux acteurs majeurs crée une pression forte pour l'adoption industrielle.

Ce qu'il faut retenir

• SK Hynix et SanDisk ont publié la première spec OCP de la mémoire HBF à FMS 2026, définissant une nouvelle classe mémoire NAND haute bande passante (jusqu'à 3,0 To/s) et haute capacité (512 Go) pour les workloads IA.
• L'interface UCIe garantit la compatibilité avec les futurs accélérateurs IA multi-chiplets, sans dépendance à un vendeur unique.
• Les produits commerciaux sont attendus pour 2027 ; cette spec est le signal de départ pour que l'écosystème (contrôleurs, firmwares, drivers) commence son développement.